Huawei presenteert de Kirin 2026 niet slechts als een nieuwe generatie mobiele chips. Al minste op papier, ziet het er uit als een demonstratie dat er nog steeds ruimte is voor verbetering in prestaties, dichtheid en efficiëntie, zonder dat je uitsluitend hoeft te rekenen op het verkleinen van nanometers. De kern ligt in een idee die steeds meer industriebreed wint: als horizontaal schalen niet meer zo eenvoudig mogelijk is, wordt de focus verlegd naar verticale geïntegreerde oplossingen.
Een technisch document gepubliceerd door Tingbo He, hoofd van Huawei’s semiconductor business, beschrijft een methode genaamd LogicFolding, gebaseerd op het opdelen van digitale, analoge en geheugencircuits over gestapelde lagen die via wafer-to-wafer hybrid bonding worden verbonden. Deze aanpak maakt deel uit van een breder concept dat Huawei τ scaling noemt, een nieuwe manier om vooruitgang te meten: niet alleen op basis van transistor grootte, maar ook op de vermindering van datatransport- en verwerkingssnelheid binnen het systeem.
De industriële interpretatie is duidelijk. Huawei blijft beperkt door de toegang tot de meest geavanceerde lithografietechnieken, maar probeert dat gedeeltelijk te compenseren door geavanceerde packaging, 3D-integratie en zeer compacte verticale interconnecties. Het is geen magisch shortcut naar de 3 nm-technologie van TSMC, maar wel een manier om meer prestatie uit rijpere nodes te halen.
Wat is LogicFolding en waarom is het belangrijk
Decennia lang werd de vooruitgang van chips toegeschreven aan een eenvoudig principe: het maken van transistors kleiner. Dit leidde tot hogere dichtheid, betere prestaties en lagere kosten per transistor. Maar het Huawei-document stelt dat deze fase deels achter ons ligt, vooral vanaf 7 nm en hoger, waar de kosten per transistor niet langer blijven dalen zoals vroeger en de complexiteit van ontwerp toeneemt.
LogicFolding neemt een andere aanpak. In plaats van alle circuits op één vlak te plaatsen, wordt een deel van de logica en het geheugen verdeeld over meerdere actieve lagen. Deze lagen worden verbonden door middel van hybrid bonding, een techniek waarbij metalen oppervlakken (meestal koper) direct worden verbonden met een minimale afstand die veel kleiner is dan bij traditionele microbump-methoden.
Het fysieke voordeel is dat wanneer twee blokken die voorheen millimeters uit elkaar lagen, nu binnen micrometers communiceren, de signaalafstand aanzienlijk wordt verkort. Dit leidt tot minder vertraging, lager energieverbruik en meer bandbreedte tussen bijvoorbeeld CPU, GPU, NPU, caches, SRAM en interne datastraatwegen.
Voor de Kirin 2026 beweert Huawei dat hybrid bonding een pitch van 1,5 micrometer bereikt, en dat deze techniek selectief is toegepast op kritieke routes, niet in het volledige SoC. De eerste versie blijft dus voorzichtig: niet het hele chip wordt gevouwen, maar alleen die zones waar de kortere afstand de meeste meerwaarde opleveren.
| Getuigde metrics door Huawei | Kirin 9030 Pro | Kirin 2026 |
|---|---|---|
| Architectuur | Planair | LogicFolding |
| Transistordichtheid | 155 MTr/mm² | 238 MTr/mm² |
| Kloksnelheid van high-performance core | 2,75 GHz | 3,1 GHz |
| Stroomverbruik bij gelijke prestaties | 1 | 0,59 |
| Voltage bij prestatietest | 1,1 V | 0,9 V |
Volgens het document verhoogt de transistordichtheid met 55% per generatie, terwijl het energieverbruik bij gelijke prestaties met 41% daalt. In SRAM wordt gesproken over een verbetering van meer dan 40% in operationele frequentie. In een representatieve kern zou de dubbele-laag-structuur het aantal klokbuffers met meer dan 50% hebben verminderd, de klokskew met 25% en de lengte van de lijnen met zo’n 30%.
Dit zijn veelbelovende cijfers, maar ze moeten met voorzichtigheid worden geïnterpreteerd. Ze komen uit een technisch document van Huawei en niet uit onafhankelijke producttests. Bovendien erkent Huawei dat thermisch beheer nog altijd de grote uitdaging blijft voor deze architectuur.
Het is niet slechts over pakketten, maar over het herschikken van de chip
Wat het opvallend maakt aan LogicFolding is dat het niet alleen gaat om het stapelen van geheugen of cache bovenop logica, zoals sommige bekende industriële oplossingen. De ambitie reikt verder: meerdere actieve lagen worden behandeld alsof het één doorlopend ontwerp is.
Dit vergt nieuwe tools, methodologieën en ontwerpregels. Het document legt uit dat als de hoogte van de verticale verbindingen (pitch) te groot is, ontwerpers alleen grote blokken over verschillende lagen kunnen verdelen, alsof ze volledige stukken verdelen over verschillende verdiepingen. Maar als de pitch voldoende klein wordt, kunnen ontwerpers veel fijnere optimalisaties uitvoeren, bijna alsof ze cellen en routes continu over de lagen verdelen.
Huawei beschouwt de verhouding tussen de pitch van hybrid bonding en die van de bovenliggende metaal-verbinding als cruciaal. Voor de Kirin 2026 wordt een bonding pitch van 1,5 micrometer genoemd, met een streven om dat in de toekomst te benaderen tot een ratio van 1. Hoe dichter de verticale verbindingen kunnen worden gemaakt, hoe minder “toeristen” (extra latentie) er nodig zijn om tussen lagen over te steken.
Het probleem is dat dit niet enkel een kwestie van goede ideeën is. Er is precisie onder de 0,5 micrometer vereist in de fabricage, zeer compacte TSV’s, slimme redundantie om te voorkomen dat kleine fouten de prestaties ondermijnen, en geavanceerde EDA-tools die ontwerpen in drie dimensies kunnen sluiten. Het document benoemt 3D-toolchains als een van de grootste uitdagingen voor de komende tien jaar.
Antwoord op de sancties, maar geen volledige vervanging van EUV
Het lijkt verleidelijk om de Kirin 2026 te presenteren als de manier waarop Huawei het technologische embargo door de VS omzeilt. De werkelijkheid is genuanceerder. Advanced packaging kan de prestaties van een bestaande node aanzienlijk verbeteren, maar maakt niet automatisch een rijpere proceslijn gelijk aan de allernieuwste EUV Nodes van TSMC, Samsung of Intel Foundry.
Wat het wel kan doen, is een deel van de kloof verkleinen. Als een bedrijf niet volledig toegang heeft tot EUV of toprestnodes, zijn er twee opties: wachten, of verbeteren op architectuur, packaging, geheugen, software en geavanceerde fabricage. Huawei kiest kennelijk voor het laatste.
Het document presenteert dit als een paradigma-wissel: niet alleen de afmeting in nanometers bepalen, maar vooral de tijd die data nodig hebben om door het systeem te bewegen. Dit is vooral relevant voor smartphones, maar ook voor AI-toepassingen waar energiekosten en prestaties vooral afhangen van dataverplaatsing, niet enkel van rekenen.
Het schakelt LogicFolding ook in verband met Huawei’s andere technologieën voor AI-datacenters, zoals de Unified Bus en Hi-ONE, een optisch near-packaged motor met 8 Tb/s per module. Het idee is dat de toekomst van hardware niet alleen draait om nóg kleinere transistors, maar vooral om het reduceren van latentie en afstanden in de hele stack.
De grote onzekerheid: daadwerkelijke productie, warmte en stabiele prestaties
De Kirin 2026 kan een belangrijke stap zijn, maar er blijven veel vragen open. Het één is om een architectuur te demonstreren in het silicium, het ander om miljoenen chips te produceren die goed presteren, betaalbaar zijn en thermisch stabiel functioneren binnen een smartphone.
Het stapelen van actieve lagen bemoeilijkt warmteafvoer. In een mobiel apparaat, waar ruimte minimaal is en het energieverbruik nauwkeurig moet worden geregeld, kan elke prestatieverbetering verloren gaan als het chip niet constant op hogere frequenties kan blijven draaien. Huawei beweert dat het niet te veel hoge-potentie schakelingen vult en dat het thermisch ontwerp het mogelijk maakt om hete zones uit elkaar te houden, maar de uiteindelijke productervaring zal uitwijzen hoe ver deze aanpak echt komt.
Ook de software speelt een rol. Een NPU dichter bij het geheugen, een efficiëntere cache, of een meer compacte NoC kunnen veel betekenen, maar alleen als het besturingssysteem, AI-modellen, apps en energiebeheer goed gebruik maken van de architectuur.
Het belangrijkste is dat Huawei een nieuwe richting aangeeft die niet alleen de smartphonemarkt beïnvloedt. De sector richt zich op geavanceerde packaging, 3D-stapeling, logische-geheugenintegratie en kortere interconnecties. Apple, AMD, Intel, TSMC, Samsung, SK hynix en anderen werken aan vergelijkbare varianten: de toekomst ligt niet alleen in kleinere transistors, maar in het reorganiseren van systemen zodat data minder hoeven te reizen.
De Kirin 2026, indien het op de markt komt met deze technologieën, zal niet zomaar ‘een ander Chinees chip’ zijn. Het wordt een bewijs van wat mogelijk is met 3D-ontwerp en hybrid bonding, zeker wanneer toegang tot de meest geavanceerde lithografie beperkt blijft. Het zal wellicht niet volledig de kloof met de marktleiders dichten, maar laat wel zien dat de strijd niet alleen op facetten van fabricagevoorraden wordt uitgevochten.
Veelgestelde vragen
Wat is LogicFolding?
Een door Huawei ontwikkelde methode waarbij digitale, analoge en geheugencircuits worden verdeeld over gestapelde lagen die via hybrid bonding verbonden zijn, om interne afstanden te verkorten en de dichtheid, prestatie en efficiëntie te verbeteren.
Welke verbeteringen belooft de Kirin 2026?
Volgens Huawei’s technisch document vergroot de Kirin 2026 de transistordichtheid van 155 naar 238 MTr/mm² en vermindert het het energieverbruik bij gelijke prestaties met 41% ten opzichte van de Kirin 9030 Pro.
Betekent dit dat Huawei nu kan concurreren met 3 nm chips?
Niet per se. LogicFolding kan de kloof verkleinen door middel van geavanceerde packaging, maar het betekent niet dat men gelijkstaat aan de EUV-technologieën van topfabrikanten. Het zijn verschillende technologische routes.
Wat is het grootste risico van 3D-stapeling in mobiele chips?
Thermisch beheer. Het stapelen van actieve lagen kan communicatie verbeteren, maar maakt de warmteafvoer complexer, vooral als het ontwerp niet goed is gepland.
vía: ChinaXiv