Cadence heeft de certificering verkregen voor haar belangrijkste ontwerpstromen voor het TSMC A14-proces, een technologie die door het Taiwanese bedrijf gepland is om in 2028 in grootschalige productie te gaan. Deze overeenkomst breidt ook de samenwerking uit op het gebied van N2P en N3P en brengt AI-gestuurde ontwerptools, chiplets en 3D-pakkettechnologie naar veel grotere systeemmaten.
De kernpunten van Cadence en TSMC A14 in 20 seconden
- Cadence beschikt nu over certificeringen voor A14 voor haar digitale flows, signoff-processen en aangepaste/analoge ontwerpen.
- Virtuoso Studio kan de migratie van ontwerpen naar A14 en A16 automatiseren, met volgens Cadence tot 2,5 keer minder iteraties.
- TSMC houdt A14 in ontwikkeling en voorziet de grootschalige productie in 2028, met meer dan 20% extra logische dichtheid ten opzichte van N2.
- UCIe-64G is al afgerond (tape-out) op A14, terwijl andere IP-blokken nog in ontwikkeling zijn.
- De samenwerking omvat ook UALink, 3DFabric en systemen met honderden chiplets voor AI-belastingen en high-performance computing.
Dit nieuws is vooral relevant voor teams die de volgende generatie processors ontwerpen, terwijl kopers van hardware er nu nog minder direct mee te maken hebben. Een certificering als deze betekent dat de EDA-ontwerptools (Electronic Design Automation) gevalideerd zijn om te werken volgens de regels en vereisten van het TSMC-proces. Dit stelt ontwerpers in staat om al veel sneller over te gaan tot daadwerkelijke ontwerpen, nog voordat de A14-chips massaal geproduceerd worden.
A14 is niet langer slechts een toekomsttechnologie voor ontwerpers
TSMC presenteerde A14 in 2025 als haar volgende geavanceerde fabricageproces na N2. Het bedrijf verwacht dat het in 2028 in volumeproductie zal gaan, en stelt dat het, in vergelijking met N2, tot 10-15% meer prestatie kan bieden bij hetzelfde verbruik, of een vermindering van 25-30% in energieverbruik met gelijke prestaties. Daarnaast wordt bijna 20% meer logische dichtheid verwacht.
De certificering door Cadence past binnen deze planning. Chipfabrikanten kunnen niet wachten tot een technologie in productie is voordat ze beginnen met ontwerpen. Ze moeten eerst architecturen, bibliotheken, analoge circuits, interconnects, fysieke regels en verificatieprocessen aanpassen.
De op 23 september aangekondigde certificering dekt de volledige digitale flow, signoff-tools en aangepaste en analoge flows voor A14 en A16. Included tools zijn onder andere Innovus voor fysieke implementatie, Cerebrus voor AI-gestuurde optimalisatie, Tempus voor timing, Voltus voor stroomintegriteit, Quantus voor parasietenanalyse en Pegasus voor fysieke verificatie. Genus, voor synthesese, wordt ook als onderdeel van de flow geactiveerd.
TSMC heeft daarnaast een specifiek certificeringsprogramma voor EDA-tools voor haar geavanceerde nodes. De documentatie van de fabrikant omvat A14, A16, N2P en N3C onder de technologieën, met categorieën zoals fysieke implementatie, timing, vermogen, electromigratie, verificatie, RC-extractie, simulatie en thermische analyse.
De openbare registratie van TSMC beschikbaar tot juli 2026 liet nog categorieën van A14 zien in verschillende certificatiestadia. Deze informatie dateert van vóór de aankondiging in september en mag niet worden geïnterpreteerd als in strijd met de latere update van Cadence.
De 2,5x verbetering van Cadence beïnvloedt analoge migraties
Een opvallende statistiek uit het bericht is een vermindering van tot wel 2,5 keer in het aantal iteraties voor ontwerp-migratie. Maar de reikwijdte hiervan is veel concreter dan de titel suggereert.
Cadence wijst deze verbetering toe aan Virtuoso Studio en de functies voor layout generatie en geautomatiseerde migratie naar A14 en A16 volgens de regels van het proces. Het bedrijf beweert dat deze functies het aantal iteraties kunnen verminderen en de kans op eerste-keer-succes vergroten bij bepaalde SoC-ontwerpen voor AI, HPC en mobiele apparaten.
Die 2,5X betekent niet dat een chip ontwerp- of fabricagetijd 2,5 keer sneller wordt. Cadence publiceert geen referentiedesign, baseline of uitgebreide methodologie om deze cijfermatige bewering te reproduceren. Het moet dus worden opgevat als een specifieke claim over een onderdeel van de ontwerpfloow.
Analoge migratie is bijzonder delicaat, omdat veel circuits niet simpelweg opnieuw gesynthetiseerd kunnen worden bij een overgang tussen nodes. Blokken zoals dataconverters, input/output circuits en bepaalde kloksystemen vereisen vaak aanpassingen die specifiek zijn voor de elektrische en fysieke kenmerken van het nieuwe proces.
Hier komt automatisering in beeld: Cadence had al aangekondigd in april dat het AI-gestuurde functies integreert in Virtuoso Studio om circuits te optimaliseren en migraties van N2 naar A14 te faciliteren. Destijds was A14 nog in ontwikkeling, terwijl N2 en A16 al gecertificeerde flows hadden.
De nieuwe certificering betekent dus een volgende stap: de ontwerpcapaciteiten die eerder in ontwikkeling waren voor A14 worden nu onderdeel van een door Cadence gecertificeerde flow.
A14 heeft nog meer IP-blokken nodig
Het hebben van gecertificeerde tools betekent niet dat alles klaar is voor het bouwen van een A14-chip. Ontwerpteams hebben ook herbruikbare IP-blokken nodig, van standaardcellen en geheugencontrollers tot communicatie-interfaces en gespecialiseerde blokken.
Voor A14 bevindt Cadence zich nog in een ontwikkelfase voor veel van deze IP. UCIe-64G, een technologie voor chiplet-interconnectie, is al afgerond (tape-out) en voorbereid voor fabricage. De IP voor LPDDR6 bevindt zich nog in ontwikkeling, en Cadence verwacht in Q4 2026 delen van haar IP Artisan Foundation en mixed-signal blocks te kunnen leveren, waaronder standaardcellen, GPIO en geheugen-compiler.
De term tape-out is belangrijk: het betekent dat het ontwerp naar fabricage is gestuurd, maar niet dat het silicium al getest, gevalideerd of klaar voor commerciële markt is.
Voor N2P is de situatie verder gevorderd. Cadence bevestigt dat haar analoge, digitale en signoff flows gecertificeerd zijn voor dit proces en dat ze al tape-out hebben gedaan voor IP’s zoals DDR5, LPDDR5 en PCIe 6.0. IP voor PCIe 3.0 staat gepland voor dezelfde fase in Q4 2026. UCIe-64G bevindt zich nu in het lab op N2P-silicium.
Deze verschillen illustreren ook het tijdschema van elk proces: A14 is gericht op de volgende generatie processors, terwijl N2P zich meer richt op directe, lopende productieprojecten.
AI wordt ook geïntegreerd in ontwerpsoftware
De samenwerking beperkt zich niet tot het certificeren van software voor een nieuw fabricageproces. Cadence en TSMC integreren AI-gestuurde functies in hun ontwerpflows.
Cadence gebruikt het concept van agent-ready om tools te beschrijven die ontwerpdoelen kunnen hanteren en redeneren te combineren met fysisch-analytisch inzicht. Deze systemen worden ingezet om compromissen te vinden tussen performance, energieverbruik en chipoppervlak (PPA – Power, Performance and Area), evenals betrouwbaarheidsaspecten.
Cerebrus is al onderdeel van de implementatie-flow voor het optimaliseren van bepaalde ontwerpcriteria, en Virtuoso Studio integreert AI-mogelijkheden voor aangepaste en analoge ontwerpen. Echter, het septemberaankondiging biedt geen onafhankelijke kwantitatieve meting van hoeveel tijd of middelen de AI-gestuurde oplossingen daadwerkelijk besparen bij een compleet ontwerp.
De meest concrete kwantitatieve data blijft de vermelding van tot 2,5 keer minder iteraties voor analoge migratie, zoals door Cadence gecommuniceerd.
Honderden chiplets voor toekomstige AI-systemen
Een ander groot element in de aankondiging is de geavanceerde verpakkingstechnologie. Cadence breidt haar ondersteuning voor TSMC’s 3DFabric uit en beweert dat haar oplossingen compatible zijn met SoW-X, een schaalbare wafer-integration aanpak die systemen met honderden chiplets en miljoenen verbindingen mogelijk maakt.
Ook wordt het ontwerp van CoWoS-L-pakketten mogelijk gemaakt, met formaten tot vijf keer de grootte van een exposure-retikel. De integratie omvat technologieën zoals SoIC, MIM-condensatoren, geïntegreerde spanningsregelaars, logische basissen voor HBM en de onderlaag (substrate).
Voor AI-systemen is dit belangrijk omdat de prestatie van een accelerator niet alleen afhankelijk is van de processor zelf. Inter-chip communicatie, hoge-bandbreedte geheugen en energieverbruik van de interconnects worden steeds belangrijkere aspecten van computing-systemen.
Cadence heeft ook een gecertificeerd auto-routing flow gebaseerd op simulaties vooraf, gebruikmakend van Allegro Substrate Router en OmniRoute Advanced Interconnect Router. Het doel is het genereren van signaaldijnen met aandacht voor signaalintegriteit en UCIe-vereisten binnen CoWoS-architecturen.
In N3P demonstreerde Cadence ook een UALink-oplossing. Deze standaard is bedoeld om AI-accelerators binnen serversystemen te koppelen en samenwerking tussen chips mogelijk te maken. Hierover heeft Cadence geen concrete bandwidth-, latentie- of verbruiksgegevens gepubliceerd, waardoor geen kwantitatieve prestatieverbetering kan worden afgeleid.
Daarnaast heeft Cadence de integratie van TSMC’s fotonica-technologie (COUPE) met haar 224G SerDes-IP mogelijk gemaakt, om de nodige optische en elektrische verbindingen te verzorgen voor grote datasnelheidsclusters.
Deze samenwerking bestrijkt verschillende fasen van de ontwikkeling van toekomstige AI-chips, van synthese en layout tot verificatie, chiplet-interfaces en grootschalige verpakking.
A14 zal volgens de planning van TSMC pas in 2028 in volume worden geproduceerd, maar veel architectuur-, IP- en ontwerpkeuzes moeten daar al lang vóór zijn gemaakt. De certificering door Cadence toont die vooruitgang: terwijl het silicium nog jaren van grootschalige opslag verwijderd is, worden de ontwerp-tools al voorbereid op productie.
Veelgestelde vragen
Wat betekent het dat Cadence haar tools voor TSMC A14 heeft gecertificeerd?
Het betekent dat de ontwerpflows van Cadence gevalideerd zijn voor gebruik met de vereisten van het A14-proces van TSMC. De certificering omvat de digitale flows, signoff-processen en aangepaste/analoge flows.
Wanneer start TSMC met grootschalige productie van A14-chips?
TSMC stelt 2028 als doel voor volumefabricage van A14. Het bedrijf geeft aan dat de ontwikkeling volgens planning verloopt.
Wat houdt de vermindering van tot 2,5 keer in?
Dit is een door Cadence gecommuniceerd cijfer voor het aantal iteraties bij geautomatiseerde migraties in Virtuoso Studio voor bepaalde analoge ontwerpen naar A14 en A16. Het betekent niet dat de hele ontwikkeling 2,5 keer sneller verloopt.
Welke AI-technologieën worden betrokken in de samenwerking?
Cadence integreert AI-gestuurde functies in tools zoals Cerebrus en Virtuoso Studio en werkt samen met TSMC aan flows gericht op ontwerpdoelen voor chips en 3D-IC-systemen.