Intel Foundry heeft een architectuur gepresenteerd voor het fabriceren van chippakketten tot wel 240 × 240 millimeter, een formaat vergelijkbaar met een bord en ongeveer 24 keer het maximale blootstellingsoppervlak van een conventioneel reticulair systeem. Het bedrijf heeft nog geen volledig apparaat van die omvang geproduceerd, maar beweert één van de belangrijkste obstakels te hebben overwonnen: het encapsuleren van grote sets chiplets zonder luchtbellen of holtes die de betrouwbaarheid zouden kunnen compromitteren.
De kernpunten van Intel’s gigantische chips in 20 seconden
- Intel ontwerpt pakketten tot 240 × 240 millimeter voor AI en supercomputing.
- De architectuur zou tientallen chiplets, HBM-geheugen en I/O-componenten integreren.
- De holtevrije encapsulatie is reeds gevalideerd in ontwerpen groter dan zeven reticuli.
- Compleet verpakte systemen zouden tussen de 15 en 25 kW verbruiken en vereisen modulair koelsysteem.
- Dit betreft geavanceerd onderzoek, geen kant-en-klaar commercieel product.
De resultaten komen uit twee werkaanwijzingen gepresenteerd door Intel tijdens de IEEE Electronic Components and Technology Conference (ECTC) 2026. Eén beschrijft de architectuur Hyper-Large Form Factor (HLFF) en de ander richt zich op het juiste encapsulatieproces om zulke grote samenstellingen betrouwbaar te kunnen produceren.
Deze vooruitgang lost niet alle problemen op die gepaard gaan met grote chips. Intel moet nog aantonen dat het volledige pakket kan worden geproduceerd, dat het tientallen componenten van stroom kan voorzien, warmte kan afvoeren van enkele kilowatts, en dat een substraat niet vervormt over meerdere millimeters. Wat tot nu toe is bereikt, is een concreet maar belangrijk deel van die weg.
Van monolithisch chip naar volledige systemen binnen één pakket
De industrie wijkt al jaren van het gebruik af van processors die uit één enkel siliciumblok zijn opgebouwd.
Het fabriceren van een steeds groter monolithisch chip vermindert het aantal eenheden op een wafer en verhoogt de kans dat een defect het gehele stuk onbruikbaar maakt. Bovendien moet hetzelfde fabricageproces worden toegepast voor verschillende blokken met uiteenlopende eisen.
Chiplets maken het mogelijk om het ontwerp te scheiden. Computercore’s kunnen worden vervaardigd op een geavanceerde node, terwijl interfaces, cachegeheugen of bepaalde controllers worden gemaakt met meer kosteneffectieve processen. Vervolgens worden deze onderdelen verbonden via geavanceerde verpakkingsfusies.
Intel gebruikt deze aanpak al met EMIB, kleine siliciumbruggen geïntegreerd in het substraat, en met Foveros, dat verticale stapeling van chips mogelijk maakt. De HLFF-architectuur brengt dat idee naar een veel grotere schaal.
De onderzochte ontwerpen zouden matrix-achtige chiplet-sets van calculationele cores, hoogbandbreedte HBM-geheugen en I/O-blokken in één platform integreren. De EMIB-T-bruggen, met metalen lagen onder de twee micrometer, bieden snelheden boven 64 Gb/s per kanaal voor interne verbindingen.
Het doel is de afstand tussen de verschillende blokken te verkleinen en te voorkomen dat elke versneller als een volledig gescheiden eenheid functioneert. Hoe dichter de chiplets en het geheugen bij elkaar liggen, des te lager de energie die nodig is om elke bit te verplaatsen, en hoe groter de totale bandbreedte kan worden.
Intel onderzoekt twee configuraties. De eerste gebruikt EMIB-T bruggen voor alle communicatie tussen processors, wat prestatieprioriteit geeft en redundante verbindingen toelaat. De tweede routeert een deel van het verkeer via het substraat, met minder fysieke complexiteit, maar met enkele concessies in snelheid.
Encapsulatie, een van de moeilijkste obstakels
Na het plaatsen van de chips op het substraat, moet het kleine ruimte onder de chips worden gevuld met een materiaal dat underfill wordt genoemd.
Dit materiaal beschermt de soldeerverbindingen, verdeelt mechanische spanningen en helpt schade bij temperatuursveranderingen te voorkomen. Gewoonlijk wordt het langs de rand van de chip aangebracht en capillair verdeeld over de beschikbare ruimte.
Het proces wordt complexer naarmate het geheel groter wordt. Bij eerdere ontwerpen moest het materiaal over ongeveer 22 millimeter worden geleid. In de huidige EMIB-pakketten werkt Intel al met afstanden boven de 43 millimeter.
Hoe langer de bewuste afstand, des te groter het risico dat het materiaal niet alle gebieden bereikt of luchtbellen achterlaat. Deze holtes kunnen zich ontwikkelen tot defectpunten wanneer de chip opwarmt, afkoelt of jaren lang onder belasting staat.
Intel heeft gewerkt aan drie variabelen: de compositionele samenstelling van het materiaal, de wijze van toepassing en de uithardingstemperatuur en -duur.
Het bedrijf verlaagde de viscositeit van de underfill, zodat het over grotere afstanden kon worden verspreid zonder dat de inhoud te veel werd verminderd, wat de mechanische sterkte zou kunnen verminderen. Ook werd de methode van toepassing aangepast: in plaats van enkel vanaf de rand te spuiten, verspreidde men het over meerdere punten, inclusief tussen de chips.
Daarnaast regelde Intel de temperatuur en de uithardingstijd, zodat eventuele residuele holtes na het depositieproces konden samenvallen en verdwijnen. In initiële tests waren defecten zichtbaar met diameters tot 3,4 millimeter. Na procesaanpassingen werden assemblages zonder detecteerbare holtes bereikt.
Intel heeft bewezen dat encapsuleringen groter dan zeven reticuli zonder holtes mogelijk zijn
Dit is niet louter een simulatie. Intel heeft een EMIB-pakket zonder holtes ingekapseld dat meer dan vijf keer zo groot was als een enkel reticulum, bestaande uit 18 chips, waaronder plaatsen voor 12 HBM-geheisbollen. Het gebruikte materiaal overbrugde afstanden boven de 40 millimeter.
Daarnaast slaagde het bedrijf erin om holtevrije structuren te produceren met een ontwerp dat groter was dan zeven reticuli. In driedimensionale Foveros-pakketten werden schone assemblages gerealiseerd op schaal van twee en vier reticuli.
De Foveros-versie met twee reticuli onderging bovendien betrouwbaarheidstests met 700 thermische cycli en meer dan 1.000 uur hoge temperaturen, volgens Intel. Hoewel deze resultaten de haalbaarheid aantonen bij de geteste afmetingen, betekent dit nog niet dat het pakket van 240 × 240 millimeter direct klaar voor productie is.
Intel maakt onderscheid tussen twee niveaus. De holtevrije validatie geldt voor pakketten groter dan zeven reticuli, terwijl de 24 reticuli het plafond vormen volgens de HLFF-architectuur.
Het bedrijf verwacht dit later te kunnen uitbreiden tot meer dan 12 reticuli en onderzoekt formats op panelniveau die wellicht zelfs 50 keer de oppervlakte van een reticulum benaderen. Dit zijn nog ontwikkeldoelen, geen vastgestelde productdata.
Een pakket van 25 kW vereist herontwerp van de voeding en koeling
Grootte is niet de enige uitdaging. Intel schat dat een compleet HLFF-systeem tussen 15 en 25 kW kan verbruiken. Eén systeem zou dus vergelijkbaar zijn met meerdere huidige servers en verschillende warmtepunten hebben afhankelijk van de chiplet-sets per zone.
Een grote koelende plaat over het gehele oppervlak zou niet noodzakelijk voor uniforme koeling zorgen. De voorgestelde aanpak bevat geïsoleerde thermische modules, elk uitgerust met sensoren en vermogen om meer dan 5 kW te verwijderen.
Zo kan de koeling per groep chips worden aangepast. Een calculeerder van rekenversnellers zou meer koelmiddel kunnen krijgen of op lagere temperaturen werken dan een ander deel dat vooral I/O verwerkt.
De voedingsvoorziening moet ook dichter bij het silicium komen. Het wegvoeren van stroom via de randen van een 240-millimeter pakket leidt tot verliezen en spanningsdalingen. Intel stelt voor om silicium condensators in het substraat en onder de chips te integreren, met lokaal opslagcapaciteit tot één milliFarad per oppervlakte-eenheid equivalent aan een reticulum.
Voltage regulators kunnen bovenop het pakket worden geplaatst of erin worden geïntegreerd, zodat ze sneller reageren op schommelingen in het verbruik zodra duizenden cores in- of uitschakelen.
Vervorming vormt een andere uitdaging. Materiaal van het substraat, de chips en het encapsulatiemateriaal zet uit op verschillende manieren. Intel heeft een kromming gemodelleerd tot zeven millimeter bij kamertemperatuur, wat contactproblemen of scheiding van het koelsysteem kan veroorzaken.
Oplossingen die worden overwogen, omvatten dikkere verstevigingsringen, substraten met glas-kernen en processen met gesoldeerde balletjes van verschillende maten. Tijdens bedrijf zou het koelsysteem een kracht uitoefenen van meer dan 4.500 newton om het geheel vrijwel vlak te houden.
Redundantie is noodzakelijk voor fabricagebaarheid van zulke grote chips
Bij grote systemen neemt de kans op defecte verbindingen toe. Het wegvallen van één kanaal zou de hele productie te duur maken.
Intel stelt voor om reservemodi te implementeren naast de actieve verbindingen. Door drie tot vier extra kanalen per groep van 64 te gebruiken, kan de performance worden verhoogd van circa 97% naar meer dan 99%.
Een kleine toename in redundantie kan zich echter enorm opstapelen bij honderden of duizenden verbindingen. Redundantie maakt het mogelijk om defecte verbindingen uit te schakelen en alternatieven zonder volledige uitschakeling te gebruiken.
Dit vereist geavanceerde test- en reconfigatietechnologieën. Het brengt ook extra oppervlakte en complexiteit met zich mee, daarom moet een kosten-batenanalyse worden gemaakt om de productie van reserve-onderdelen te rechtvaardigen.
Gigantische chips vereisen ook gepackageerde optica
Het dataverkeer binnen het encapsulatiepakket is slechts één aspect. Een platform van deze schaal moet ook communiceren met andere versnellers, opslagservers en externe netwerken.
Intel verwacht dat traditionele elektrische verbindingen moeilijkheden zullen ondervinden om de volgende doelstelling van 448 Gb/s per kanaal buiten het pakket te halen. Alternatieven zoals kopercoaxkabels en gepackageerde optica, bekend als CPO, worden onderzocht.
Optische verbindingen kunnen fotonische motoren dicht bij de chiplets plaatsen en elektrische loopafstanden verkorten. Glasvezelkabels brengen de data vervolgens over trajecten met minder verlies en energieverbruik dan lange koperen kabels.
Deze integratie benadrukt dat HLFF-pakketten niet los van een systeem kunnen worden ontworpen. In voeding, koeling, geheugentechnologie, interconnecties en optica moet geïntegreerd worden gedacht.
Rio Rancho versterkt strategische rol binnen Intel Foundry
Intel ontwikkelt enkele van deze technologieën in zijn faciliteiten in Rio Rancho, New Mexico, waar fab 9 actief is – een geavanceerde assemblage- en verpakkingsfabriek.
Het bedrijf heeft geïnvesteerd in uitbreiding van de fabriek, vooral voor Foveros-productie en andere geavanceerde integratietechnologieën. Rio Rancho begon ooit met de productie van zes-inch wafers in de jaren 80, en is nu één van de toonaangevende Amerikaanse vestigingen voor Intel’s assemblageactiviteiten.
Het gepresenteerde werk bij ECTC ondersteunt een deel van Intel’s foundry-strategie, waarbij niet alleen transistoren centraal staan. Intel wil ook geavanceerde processen, assemblage, interconnecties en integratiediensten bieden voor door derden ontworpen producten.
Andere giganten zoals TSMC, Samsung, ASE en Amkor breiden hun verpakkingscapaciteiten eveneens uit. De toenemende vraag naar AI-versnellers heeft technologieën als CoWoS, EMIB en Foveros tot belangrijke productiefactoren gemaakt.
Intel heeft een duidelijke mijlpaal bereikt door holtevrije assemblages te demonstreren die groter zijn dan zeven reticuli. Het volledige pakket van 24 reticuli is nog niet gebouwd, en niet alle eisen voor grootschalige productie zijn publiekelijk bevestigd.
De vooruitgang wijst echter naar de toekomst van de industrie: toekomstige AI-chips zullen minder lijken op één enkel siliciumblok en meer op een volledig systeem dat binnen een encapsulatie wordt geassembleerd. De grens wordt niet meer alleen bepaald door lithografisch printvermogen, maar door het aantal chiplets dat in één systeem kan worden verbonden, van stroom voorzien en gekoeld.
Veelgestelde vragen
Heeft Intel al een chip van 240 × 240 millimeter geproduceerd?
Nee. Intel heeft een architectuur gepresenteerd voor dat formaat en processen voor holtevrije encapsulatie valideerde in pakketten groter dan zeven reticuli. Het volledige ontwerp van 240 × 240 millimeter bevindt zich nog in onderzoeksfase.
Wat betekent het overschrijden van de reticullimiet?
De reticulumgrootte bepaalt het maximale gebied dat een lithografiemachine in één keer kan belichten. Geavanceerde verpakkingen maken het mogelijk meerdere afzonderlijk gemaakte chips samen te voegen tot een geheel met een oppervlak dat die limiet overschrijdt.
Hoeveel energie zou deze pakketten verbruiken?
Intel schat dat een volledige HLFF-platform tussen de 15 en 25 kW kan verbruiken, wat een geïntegreerde voeding en modulair vloeistofkoeling vereist.
Waarvoor zouden de grote Intel-chips worden gebruikt?
De architectuur richt zich vooral op AI-versnellers, supercomputing en high-performance computing-systemen die grote rekenkracht en HBM-geheugen nodig hebben.
vía: linkedin