SiFive presenteert de tweede generatie IP Intelligence voor RISC-V processors

SiFive heeft zijn tweede generatie IP Intelligence voor RISC-V-processors gelanceerd, gericht op het versnellen van kunstmatige intelligentie (AI) workloads van edge devices tot datacenters. Deze uitgebreide lijn omvat vijf nieuwe producten: de X160 Gen 2 en X180 Gen 2, evenals de herzieningen van de X280 Gen 2, X390 Gen 2 en XM Gen 2. Elk van deze processors biedt verbeteringen op het gebied van schaalbare en vectoriële computing, en in het geval van de XM, matrix computing. De licenties zijn vanaf nu beschikbaar, met de eerste chips die verwacht worden in het tweede kwartaal van 2026.

Sterk groeiende vraag naar AI workloads

Het bedrijf positioneert deze aankondiging in een periode van hoge vraag; volgens gegevens die door SiFive zijn gepresenteerd, zullen AI workloads in alle technologieomgevingen met ten minste 20% toenemen, en zelfs met 78% in edge AI. Met de nieuwe producten bevestigt SiFive dat RISC-V een geloofwaardig alternatief is voor maatwerk siliconen, met configuraties die zich uitstrekken van microcontrollers tot matrixclusters voor High Performance Computing en AI.

Wat is nieuw: familie, positionering en gebruikstoepassingen

• X160 Gen 2 en X180 Gen 2 (X100-serie): Gericht op verbruiksvriendelijke far edge en IoT-toepassingen, deze processors zijn ontworpen voor lokale inferenties en controlefuncties. Doelsectoren zijn de automotive, autonome robotica, de industrie en slimme IoT-toepassingen.

• X280 Gen 2 en X390 Gen 2: Een evolutie van de X200/X300-serie met bredere vectoren en verbeterde bandbreedte; de X390 verdubbelt de vectorlengte en introduceert duale vector ALU’s voor verhoogde prestaties.

• XM Gen 2: Een schaalbare matrixcore gericht op diepe netwerken en transformatoren, ontworpen als een high throughput engine, bedoeld voor multi-instantie gebruik op dezelfde chip.

Al deze X-Series cores kunnen functioneren als een Accelerator Control Unit (ACU), waarmee ze externe versnellers aansturen via SiFive Scalar Coprocessor Interface (SSCI) en Vector Coprocessor Interface eXtension (VCIX). Dit vereenvoudigt de software-orchestratie en stelt klanten in staat zich te concentreren op innovatie binnen hun datastromen.

Architectuur: vector + matrix met een focus op AI-geheugen

1) Latentietolerantie van geheugen

Een van de meest opvallende nieuwigheden is de Memory Latency Tolerance. De scaler core verzendt vectorinstructies naar een Vector Command Queue (VCQ); wanneer een vector load beschikbaar komt, wordt het adres onmiddellijk naar het geheugensub systeem gestuurd. De reactie wordt opgeslagen in een configureerbare Vector Load Data Queue (VLDQ), waardoor een “load-to-use” cyclus mogelijk is.

2) Efficiëntere cachehiërarchie

De tweede generatie wijzigt de hiërarchie van inclusief naar niet-inclusief, met een optionele gedeelde L2-cache. Dit resulteert in een significant verhoogde bruikbare capaciteit ten opzichte van de vorige generatie.

3) Hardware-exponentialen

Naast het traditionele MAC-domein introduceert SiFive een hardware-pipeline-exponentiële eenheid. Dit vermindert het aantal cycli dat nodig is voor operaties zoals softmax drastisch, van 22 cycli naar ongeveer 5 cycli dankzij deze speciale eenheid.

Flexibiliteit van integratie: van edge naar datacenter

De Intelligence Gen 2-familie benadrukt modulariteit:

• Aanpasbare vectoren voor verschillende areaal- en vermogensbudgetten.
• XM als schaalbaar matrixblok en groeperbaar in clusters.
• ACU-modus in alle X-Series om externe of klantversnellers aan te sluiten via SSCI/VCIX.

Deze aanpak speelt in op de trend dat hyperscalers en grote services eigen chips ontwerpen, waarbij ze RISC-V-technologie integreren voor optimale prestaties.

Software en standaarden: RVA23, RVV 1.0 en volwassen stack

De Gen 2-processors bieden ondersteuning voor recentere profielen zoals RVA23 en breiden de mogelijkheden van RVV 1.0 uit, met nieuwe datatypen en verbeterde cache-opties. De softwarebasis van SiFive, opgebouwd uit meer dan vier jaar investering in AI op RISC-V, richt zich op een unificerende stack die zowel edge- als datacenterbehoeften kan dekken.

Commerciële traction en tijdlijn

SiFive meldt dat twee Tier 1 semiconductorbedrijven in de VS de nieuwe X100-proces hebben aangenomen voor verschillende toepassingen. Licenties zijn nu beschikbaar, met de eerste chips die verwacht worden in het tweede kwartaal van 2026. SiFive zal de nieuwe producten presenteren op de AI Infra Summit in Santa Clara van 9 tot 11 september.

Belangrijke implicaties

• Voor siliciumarchitecten: De combinatie van vector en matrix onder een open ISA vereenvoudigt de ontwikkeling van heterogene SoC’s.
• Voor MLOps/infra-teams: XM-cores voor batchverwerking en X-Series voor processing minimaliseren latentie.
• Voor edge-toepassingen: De X160/X180 brengen nuttige AI met lage latentie naar energiezuinige omgevingen.

Snelle vergelijking

Conclusie

De Intelligence Gen 2 van SiFive markeert een belangrijke stap in de industrialisatie van RISC-V binnen AI: met een sterke focus op vectorisatie, een schaalbare matrixengine en geoptimaliseerd geheugen, biedt deze nieuwe lijn een flexibele en efficiënte benadering van AI-integratie van edge tot datacenter.

Veelgestelde vragen (FAQ)

Wat is de belangrijkste verbetering van Gen 2 ten opzichte van de vorige generatie?
Drie pijlers: latentie-tolerantie van geheugen, een niet-inclusieve hiërarchie met verbeterde cache-efficiëntie en hardware-exponentialen.

Kan ik X-Series vector cores combineren met eigen matrix-engines?
Ja, alle X-Series kunnen als ACU functioneren met SSCI/VCIX en kunnen externe versnellers coördineren.

Wanneer is er commercieel beschikbare hardware?
De IP is nu beschikbaar, met de eerste siliconen die SiFive in het tweede kwartaal van 2026 verwacht.

Waar kan ik demonstraties en technische documentatie vinden?
SiFive zal de nieuwe producten presenteren op de AI Infra Summit en biedt productinformatie op zijn website aan.