De halfgeleiderindustrie zoekt al jaren naar manieren om de dichtheid van chips verder te verhogen, terwijl het verkleinen van transistors steeds moeilijker wordt. Tot nu toe was de meest bekende oplossing geavanceerde verpakkingstechnieken zoals chiplets, gestapelde geheugens, interposers, 3D V-Cache of HBM. Maar een wereldwijde team van de Universiteit van Illinois Urbana-Champaign heeft een andere, veel diepere benadering aangetoond: het rechtstreeks fabriceren van meerdere siliciumlagen met transistors bovenop elkaar binnen één enkele chip.
De vooruitgang, geleid door professor Qing Cao, is gebaseerd op monolithische 3D-integratie met zuiver kristallijn silicium. Eenvoudig gezegd: in plaats van verschillende chips afzonderlijk te fabriceren en later te verbinden in het pakket, bouwen onderzoekers nieuwe actieve lagen van schakelingen direct op een reeds voltooid laag. Het eerste resultaat zijn drie gestapelde niveaus, elk met 625 transistors, met fabricagerendementen tussen 98% en 100%, zelfs in een laboratoriumomgeving met een cleanroom, volgens informatie gepubliceerd door Illinois Grainger Engineering.
Het onderzoek, gepubliceerd in Nature, richt zich op een van de grote obsessies in de moderne micro-elektronica: het blijven vergroten van rekenkracht, intern communicatie-hoogtepunten en energie-efficiëntie zonder uitsluitend afhankelijk te zijn van het steeds kleiner maken van transistors.
Gestapelde chips zijn niet hetzelfde als gestapelde transistors
3D-chips bestaan al in commerciële producten. HBM stapelt geheugen met accelerators voor AI. AMD 3D V-Cache voegt extra cachelaag toe bovenop een CPU-die. Intel gebruikt architecturen op basis van tiles en geavanceerde packaging om onderdelen die apart geproduceerd zijn te combineren. Deze technieken hebben significante sprongen mogelijk gemaakt, maar ze werken nog steeds met volledige onderdelen die op verschillende wafers zijn gemaakt en daarna worden samengevoegd.
De monolithische 3D-integratie brengt een andere aanpak. Elke laag van componenten wordt direct opgebouwd op de vorige tijdens het fabricageproces. Dit maakt uiterst dichte verticale verbindingen mogelijk, met kleinere scheidingen tussen lagen en nanometrische uitlijning. Volgens Illinois kan deze methode tussen de 10 en 100 keer meer verticale verbindingen bieden dan conventionele stacking met TSV’s (Through-Silicon Vias), die worden gebruikt voor het verbinden van volledige chips of wafers.
Dat is niet alleen academisch interessant. In een moderne processor komt een groot deel van de energieconsumptie en vertraging van datamobiliteit tussen blokken. Als die blokken dichterbij elkaar kunnen worden geplaatst en met meer dichtheid worden verbonden, kan de energievraag voor interne communicatie worden gereduceerd en het interne bandbreedte worden verhoogd. Voor AI, HPC, cachegeheugen, signaalverwerking en speciale schakelingen kan die nabijheid van groot belang zijn.
Qing Cao legt het uit met een eenvoudig vergelijk: een SRAM-cel vereist vandaag zes transistors op één vlak om één bit op te slaan. Door verticale integratie kunnen die transistors worden verdeeld over meerdere lagen. Het is vergelijkbaar met het vervangen van een uitgestrekte wijk door hoogtegebouwen: de functionaliteit blijft hetzelfde, maar het oppervlak wordt minder en de interne communicatie kan sneller verlopen.
| Technologie | Wat wordt gestapeld | Belangrijkste beperking |
|---|---|---|
| Chiplets | Volledige blokken die apart worden gefabriceerd | Minder dichte verbindingen dan binnen de chip |
| HBM | Memorielagen | Zeer nuttig, maar voornamelijk gericht op geheugen |
| 3D V-Cache | Cache boven CPU-die | Later gestapeld op een al gefabriceerde chip |
| Monolithische 3D-integratie | Las-lagen van transistors binnen één chip | Hoge thermische en fabricage-uitdagingen |
| Illinois-methode | Ultranauw dunne silicium nanomembranen | Onderzoekstoestand, nog niet commercieel |
De thermische barrière die 3D-silicium remde
Het voornaamste probleem bij het fabriceren van transistors bovenop andere transistors was de temperatuur. Normale processen voor het vormen van zuiver kristallijn silicium en het fabriceren van high-performance apparaten kunnen temperaturen benaderen van 1000°C. Die temperatuur zou de onderlagen, inclusief metallisatie en interconnecties, beschadigen of degraderen, omdat de gebruikte materialen niet bestand zijn tegen zulke hoge hitte.
De industrie limiteert doorgaans de temperatuur van de bovenlagen tot ongeveer 400°C na voltooiing van de eerste laag. Die marge maakte het erg moeilijk om standaard silicium te gebruiken voor verdere lagen. Daarom probeerden eerdere ideeën vaak alternatieve materialen zoals poly-silicium, metalen oxiden, koolstofnanobuisjes of 2D-semiconductoren. Maar die oplossingen vertonen vaak beperkingen in prestaties, uniformiteit of betrouwbaarheid.
Het Illinois-team heeft die thermische grens omzeild door gebruik te maken van ultradunne nanomembranen van zuiver kristallijn silicium, van slechts 10 nanometer of dunner. Deze laagjes worden uit een donorwafer gehaald en overgezet op het ontvangend substraat dat al de eerste circuits bevat. Het overzetproces gebeurt met een rollenlaminator en het verbinden kost 200°C of minder, ver onder de gebruikelijke limiet voor verdere lagen.
Ook het gebruik van junctionless transistors is cruciaal. In plaats van te vertrouwen op hoge-temperatuur-doping, wordt het materiaal vooraf met een uniforme doping voorbereid. Doordat de siliciumlagen zo dun zijn, kan de transistorpoort effectief het kanaal regelen, terwijl parasitaire contactweerstanden worden verminderd.
Drie lagen, operationele SRAM en vergelijkbare prestaties
Het experimentele resultaat is niet alleen een visuele demonstratie. De onderzoekers bouwden drie gestapelde lagen, elk met 625 transistors, en zorgden voor goede uniformiteit en hoge prestaties. De stroomdichtheden waren vergelijkbaar met standaard siliciumtransistors op wafers met hoge temperatuurprocessen, en minstens drie tot vier keer gemiddeld beter dan monolithische apparaten van alternatieve materialen.
Verder verbond het team de lagen met verticale metalen lijnen en toonde functionele 3D-logische circuits en SRAM-cellen. Dit is bijzonder omdat het aantoont dat de lagen kunnen communiceren en bruikbare schakelingen kunnen vormen — een belangrijke stap richting praktische toepassingen.
Het is uiteraard nog te vroeg om te roepen dat deze technologie morgen de bestaande ontwikkelingen vervangt. Het proces moet worden opgeschaald en geïntegreerd in industriële fabricage, wat onder meer uitdagingen op het gebied van schaalgrootte, compatibiliteit, defectcontrole, metallisatie, thermisch ontwerp, EDA-tools, testen en kosten met zich meebrengt. De Universiteit van Illinois bevestigt dat het team nu werkt aan het overbrengen van de methode naar industriële chipfabrieken.
Het positieve is dat het proces lijkt te zijn ontworpen voor compatibiliteit met standaard siliciumproductie, niet met exotische materialen. Dit kan de adoptie vergemakkelijken als het succesvol wordt toegepast op grotere wafers, met meer lagen en complexere ontwerpen.
Een route voor schaalvergroting zonder alles klein te maken
De wet van Moore, die het exponentieel groeien van transistoraantallen per chip beschrijft, is vertraagd door fysische en economische beperkingen. Transistoraantallen naderen atomaire limieten en effecten van quantummechanica, variabiliteit, fabricagekosten en complexe ontwerpen maken elke nieuwe generatie moeilijker te realiseren.
Verticale bouw biedt een uitweg. Het elimineert niet de noodzaak om door te blijven gaan met het verbeteren van transistorfabrikatietechnieken, maar voegt een extra dimensie toe. In plaats van alles op één vlak te plaatsen, kunnen functies over meerdere lagen worden verdeeld, interconnecties worden verkort en de dichtheid worden verhoogd — zonder afhankelijk te zijn van het verder verkleinen van de transistorafmetingen.
Voor AI-toepassingen kan dit bijzonder interessant zijn. Moderne accelerators worden beperkt door datatransfer tussen geheugen, cache, rekeneenheden en interne netwerken. Als circuits verticaal geïntegreerd kunnen worden met zeer dichte verbindingen, kunnen compactere architecturen worden ontworpen met geheugen en logic op korte afstand van elkaar.
Ook SRAM, dat een grote en kostbare component is binnen veel chips, zou hiervan profiteren. Het opslaan van cache kan worden geoptimaliseerd door cellen over meerdere lagen te verdelen, wat aanzienlijke oppervlaktebesparingen oplevert.
De onderzoeksresultaten van Illinois openen niet het einde van chipstapeling, maar een aanvullende route die naast chiplets, HBM en andere geavanceerde packaging-methoden kan bestaan. De toekomst zal waarschijnlijk bestaan uit een combinatie van 2D-scaling, monolithische 3D-stapeling, 3D-packaging en heterogene systemen.
Het belangrijkste is dat stapeling niet meer beperkt is tot het omhulsel. Het begint nu binnen de chip zelf te gebeuren. En als deze technologie later in productie wordt genomen, zal de volgende sprong in dichtheid niet alleen komen door kleinere transistors, maar door transistors in hoogte te plaatsen.
Veelgestelde vragen
Wat hebben de onderzoekers van Illinois aangetoond?
Ze hebben een manier aangetoond om drie lagen van zuiver kristallijn silicium transistors direct binnen dezelfde chip te stapelen, gebruikmakend van ultradunne nanomembranen en een laagtemperatuurproces.
Hoe verschilt dit van chiplets of HBM?
Chiplets en HBM stapelen of integreren onderdelen die apart zijn gefabriceerd. Monolithische 3D-integratie vervaardigt nieuwe transistorlagen direct boven op reeds afgewerkte lagen.
Waarom is lage temperatuur belangrijk?
Omdat de onderlagen reeds circuits en metallisatie bevatten. Procescondities rond 1000°C zouden die beschadigen, terwijl deze methode werkt bij 200°C of minder.
Komt dit snel op de markt?
Nog niet. Het is een onderzoeksvooruitgang met veelbelovende eerste resultaten. Het proces moet nog worden opgeschaald en getest in complexere ontwerp- en productieomgevingen.
vía: matse.illinois.edu en elchapuzasinformatico