Het Micro-electronica Instituut van de Chinese Academie van Wetenschappen (CAS) heeft een volledig omringend poorttransistor-architectuur ontwikkeld, bekend als GAA (Gate-All-Around), vervaardigd via een proces op basis van DUV-lithografie (Deep Ultraviolet). Volgens het instituut overtreft de gerealiseerde integratie een on/off-relatie van 5 × 10⁵, wat een experimentele weg opent naar prestaties die aansluiten bij 3 nm knooppunten, zonder gebruik te maken van EUV-lithografie als kerntechnologie.
De kernpunten van de GAA-transistoren met DUV in China in 30 seconden
- De Chinese Academie van Wetenschappen heeft een voorlopige integratie van GAA met gestapelde nanolamina-kanalen voltooid, vervaardigd met DUV.
- De transistor bereikt een Ion/Ioff-verhouding van meer dan 500.000, zo meldt het Micro-electronica Instituut.
- De architectuur verbetert de elektrische controle van de transistor en maakt het mogelijk om sommige eisen aan het overgangsproces van de FEOL-structuren te versoepelen.
- De limiet ligt bij de MEOL- en M0-interconnecties: het volledige ontwerp betekent niet automatisch een knooppunt van 3 nm.
- Technische analyse wijst op een mogelijke configuratie van ongeveer 137,8 miljoen transistoren per mm², vergelijkbaar met dichtheden in de klasse van 5 nm.
De doorbraak kwam tijdens een presentatie op 16 september in Beijing door Ye Tianchun, directeur van het Micro-electronica Instituut van de Chinese Academie van Wetenschappen en een van de technische leidinggevenden van een nationaal onderzoeksprogramma. Volgens informatie van DIGITIMES heeft het instituut een ontwikkelingsroute voor GAA-apparaten voor processen onder de 3 nm opgezet die geen EUV-technologie als kern gebruiken.
Het belang van deze studie ligt in het onderscheiden van twee problemen die normaal gesproken samen voorkomen bij geavanceerde knooppunttechnologie: de transistor zelf en de verbindingen ervan met de rest van de chip. China heeft beperkingen op toegang tot bepaalde geavanceerde technologieën en fabricageapparatuur voor halfgeleiders. De Verenigde Staten houden toezicht op fabricatieapparatuur, software en andere technologieën gerelateerd aan de productie van geavanceerde chips in China.
Dit maakt elke vooruitgang die de afhankelijkheid van EUV-technologie kan verminderen, industrieel relevant. Echter, de inspanningen van de CAS betekenen niet dat China al volledig in staat is om een 3 nm-chip met DUV te produceren. Die onderscheid is cruciaal.
GAA verbetert de transistor, maar lost niet alle problemen van de chip op
GAA-transistoren representeren een evolutie ten opzichte van FinFETs. Bij FinFETs bedient de poort het kanaal vanaf meerdere zijden rondom een verticale structuur. Bij nanolamina-GAA omringt de poort elk kanaal volledig, waardoor de controle over de stroomtoegang toeneemt.
Dit verbeterde controle is vooral nuttig naarmate de fysieke afmetingen kleiner worden. Een van de grote uitdagingen bij het maken van steeds kleinere transistors is het behoud van een voldoende groot verschil tussen de ingangs- en uitgangstoestanden. De Ion/Ioff-verhouding geeft dat verschil weer.
De door het Micro-electronica Instituut genoemde waarde, boven de 5 × 10⁵, betekent dat de stroom bij aan/uit (ingeschakeld) meer dan 500.000 keer verschilt onder de meetcondities. DIGITIMES meldt dat dit resultaat afkomstig is van een geoptimaliseerd fabricageproces voor GAA-structuren met gestapelde nanolamina-kanalen.
Het CAS had al in eerdere jaren aan dergelijke architecturen gewerkt. In 2025 publiceerde het Instituut bijvoorbeeld vooruitgang in nanolamina-GAA en een oppervlaktebehandeling om defecten in de kanalen te verminderen na het verwijderen van lagen silicium. Destijds werd GAA gezien als een belangrijke structuur voor de evolutie van logische processen onder 3 nm.
De nieuwe ontwikkeling voegt hieraan toe dat het mogelijk wordt deze architectuur via een DUV-gebaseerde procesroute te construeren.
Van transistor naar chips: de bottleneck ligt bij de interconnecties
Een belangrijker aspect wordt zichtbaar bij de vraag wat er gebeurt na fabricage van de transistor. Een geïntegreerde schakeling bestaat niet alleen uit transistors, maar vereist ook een complexe netwerken van contacten, spoorwegen en metalen lagen.
Daarbij spelen begrippen als FEOL (Front-End-Of-Line), MEOL (Middle-End-Of-Line) en BEOL (Back-End-Of-Line) een rol. FEOL omvat de fabricage van de transistoren zelf; MEOL verbindt deze met de eerste metalen lagen; BEOL bevat de hogere interconnectielagen.
De publicatie gebaseerd op het werk van het CAS wijst uit dat het goede elektrische gedrag van GAA mogelijk de ruimte voor fin pitch, dus de afstand tussen actieve structuren, kan versoepelen. Dit zou gunstig kunnen zijn voor het ontwerp van logische cellen.
Toch blijven restricties in de MEOL-verbindingen bestaan. Contacten en de eerste metallag, M0, brengen nog steeds beperkingen met zich mee die het nieuwe transistor niet wegneemt.
Een technisch rapport van SemiAnalysis schetst een scenario voor de evolutionaire ontwikkeling van SMIC-processen. Volgens deze analyse zou een configuratie met een cell height van 198 nm en een contacted gate pitch van 54 nm kunnen leiden tot een theoretische dichtheid van circa 137,8 miljoen transistoren per mm², vergelijkbaar met TSMC N5. De analyse benadrukt wel dat dit een theoretisch model is, en dat fabricage-uitdagingen de praktische haalbaarheid kunnen beperken.
Deze verklaring onderstreept dat de stelling dat een ontwikkeling naar 3 nm mogelijk is, voorzichtig moet worden geïnterpreteerd. Het kan de elektrische eigenschappen van een transistor op zich goed doen, maar betekent niet automatisch dat het volledige fabricageproces zich op 3 nm bevindt.
De praktische doelstelling ligt volgens deze inschatting dichter bij een dichtheid van 5 nm, bereikt door een combinatie van GAA, een lagere celdhoge en een meer geoptimaliseerde opbouw van de eerste metalen lagen. Het verschuiven van vijf naar vier sporen in M0 is één van de strategieën hiervoor.
DUV, multipatrón en de limitaties van de knooppuntbenaming
DUV-lithografie biedt niet de resolutie om alle structuren van de meest geavanceerde knooppunten in één exposing te tekenen. De industrie compenseert dat via multipatróntechnieken, waarbij de geometrieën in meerdere stappen van belichting, deposities en etsen worden opgebouwd.
Het nadeel van deze aanpak is dat elk extra stap de complexiteit, kosten en retourneffecten kan verhogen. Het verkrijgen van een bepaalde theoretische dichtheid met DUV betekent dus niet automatisch dat productiedaden identiek zijn aan die in EUV-geproduceerde fabrieken.
Daarnaast is de benaming van knooppunten niet langer een exacte fysieke maat. Een proces als 3 nm betekent niet dat alle structuren precies 3 nm meten. Een juiste vergelijking moet rekening houden met dichtheid, prestaties, stroomverbruik, pitch, interconnecties en andere parameters.
De Chinese studie is interessant omdat zij probeert die vergelijking te wijzigen. In plaats van louter op afmetingen te focussen, gebruiken ze een transistorarchitectuur met meer controle, om zo marges in andere ontwerpgebieden terug te winnen.
De VS houdt nog steeds toezicht op technologie en apparatuur voor geavanceerde halfgeleiderfabricatie in China. In december 2024 introduceerde het Amerikaanse Department of Commerce nieuwe beperkingen op fabricageapparatuur, software en andere processen, en in 2025 worden de regels voor buitenlandse fabrieken in China aangescherpt.
De Chinese studie moet dus binnen dat technologische kader worden begrepen. Het resultaat bewijst echter niet dat China alle industriële beperkingen voor 3 nm-chips heeft overwonnen.
Hoe deze architectuur zich zou ontwikkelen van een experimenteel apparaat tot een volwaardige productie-technologie met prestatieniveaus, uniformiteit en volume geschikt voor de markt, blijft nog onduidelijk. Het is een groot verschil tussen aantonen dat een structuur werkt en beschikken over een competitief fabricageplatform.
Voor de AI-industrie is het bovendien relevant dat meer transistors, geheugen en interne verbindingen sterk in trek zijn. Fabricagebeperkingen kunnen de ontwikkeling van nieuwe processors bemoeilijken. Een pad dat de dichtheid verhoogt zonder EUV te gebruiken, zou Chinese fabrikanten meer ontwerpopties bieden, hoewel er nog geen publiek beschikbare bewijzen zijn die aangeven welke producten hiervan kunnen profiteren.
Veelgestelde vragen
Wat heeft de Chinese Academie van Wetenschappen ontwikkeld?
Het Micro-electronica Instituut van de CAS heeft een voorlopige integratie van GAA-transistoren met gestapelde nanolamina-kanalen ontwikkeld via een DUV-gebaseerde procesroute. Het instituut meldde een Ion/Ioff-verhouding van meer dan 5 × 10⁵.
Betekent dit dat China al 3 nm-chips met DUV produceert?
Nee. Het resultaat toont een transistorarchitectuur en een experimentele technologische route, maar betekent niet dat er al commerciële productie van volledige 3 nm-chips plaatsvindt. De MEOL- en M0-interconnecties blijven beperkingen opleggen.
Welke dichtheid kan deze technologie mogelijk behalen?
Volgens een technische inschatting zou een configuratie ongeveer 137,8 miljoen transistors per mm² kunnen bereiken, vergelijkbaar met TSMC N5. Dit is echter slechts een procesvoorspelling, geen definitieve productspecificatie.
Waarom wordt DUV gebruikt in plaats van EUV?
DUV is een oudere fabricagetechnologie die in combinatie met multipatróntechnieken kan worden ingezet voor het vervaardigen van geavanceerde structuren. Een GAA-architectuur die sommige geometrische eisen reduceert, kan de infrastructuur op een efficiëntere manier benutten, ondanks beperkingen in interconnecties en productie op grote schaal.