De DRAM-geheugenmodules naderen een ongemakkelijke technologische grens. Al tientallen jaren slagen fabrikanten erin om de dichtheid te verhogen en de kosten per bit te verlagen door het verkleinen van de cellen, het verfijnen van de lithografie en het verbeteren van materialen. Maar in de generatie 1d, verbonden aan de zevende ronde van ritme met een schaal van 10 nm en de sprong naar geometrieën die steeds dichter bij de fysieke limiet komen, begint dat recept tekort te schieten.
Samsung Electronics en SK Hynix, de twee grote Zuid-Koreaanse geheugenspelers, verkennen elk hun eigen route om deze blokkade te doorbreken. Samsung werkt aan een verticale gestapelde DRAM in 16 lagen, terwijl SK Hynix zich richt op een 4F² Vertical Gate-structuur die de architectuur dichter bij het traditionele vlak brengt voordat een volledig driedimensionale DRAM wordt gerealiseerd. Beiden zullen hun vorderingen presenteren op de VLSI Symposium van dit jaar, één van de belangrijkste technische forums voor geavanceerde processen, apparaten en geheugen.
Samsung kijkt omhoog met een 16-laagse DRAM
Samsung baseert zich op een eenvoudig uit te leggen maar zeer complexe fabricagetechnologie: als er in de horizontale richting geen ruimte meer is, moet je verticaler groeien. Met hun VS-DRAM-technologie (Vertically Stacked DRAM) stapelen ze geheugencellen op in 16 niveaus om de dichtheid te verhogen, zonder uitsluitend op het verkleinen van de lijnen te vertrouwen.
Het technische samenvattingsrapport van het VLSI Symposium 2026 vermeldt dat Samsung een verticale DRAM van 16 lagen zal demonstreren, met Gate-All-Around (GAA) transistors en horizontale opslagcondensatoren. Het gebruik van GAA is bijzonder, omdat deze structuur, waarbij de poort het kanaal omringt, tot nu toe vooral werd toegepast in geavanceerde logische processen onder de 3 nm. In logische circuits maakt GAA beter beheer van stroom en vermindering van lekstromen mogelijk. In DRAM is de uitdaging groter omdat elke cel bestaat uit een transistor en een condensator.
Dit punt vormt de kern van het probleem. Een conventionele DRAM-cel slaat informatie op als elektrische lading in een condensator, die toegankelijk is via een transistor. Hoe kleiner de cel, des te moeilijker het wordt om voldoende lading vast te houden, lekstromen te beheersen en interferentie tussen aangrenzende cellen te voorkomen. De condensator moet nog steeds betrouwbare opslag bieden, maar de beschikbare ruimte wordt voor elke generatie kleiner.
Samsung probeert dit op te lossen door de condensator te verwijderen, die traditioneel groter wordt in hoogte en moeilijker te fabriceren is, en deze horizontaal te plaatsen binnen een gestapelde architectuur. Daarnaast introduceert men een Peri-on-Cell-benadering, waarbij perifere schakelingen op een aparte wafer worden vervaardigd en daarna worden samengevoegd met de wafer met de geheugencellen. Deze aanpak doet denken aan de ontwikkelingen in NAND-geheugen, waar het onder of naast de geheugenchip plaatsen van logica efficiëntiewinsten opleverde.
Deze aanpak wijst op een toekomst waarin DRAM meer lijkt op 3D-geheugen dan op de traditionele vlakke structuur, maar het brengen van dergelijke complexiteit naar massaproductie met acceptabele prestaties, betrouwbaarheid en kosten blijft een grote uitdaging. Het opstapelen van cellen heeft weinig zin als het productieproces het rendement of de elektrische stabiliteit negatief beïnvloedt.
SK Hynix verfijnt de 4F²-structuur
SK Hynix kiest voor een andere weg. Hun focus ligt op een 4F² Vertical Gate-DRAM, waarbij “F” de minimale procesdimensie vertegenwoordigt. Overgang van gebruikelijke ontwerpen van 6F² naar 4F² maakt het mogelijk om de celgrootte te verkleinen en de potentieel behoekte dichtheid te verhogen. Schattingen geven aan dat deze areaal vermindering ongeveer 30% kan bedragen ten opzichte van standaard architecturen, afhankelijk van de specifieke fabricageproces en ontwerp.
Op de VLSI Symposium presenteert SK Hynix de elektrische kenmerken van hun 4F² Vertical Gate-DRAM, die is uitgerust met Bit-Line Shielding en Back Gate. Het Bit-Line Shielding minimaliseert de capacitatieve koppeling tussen bitlijnen, een toenemende storingsbron naarmate de geheugencellen dichter op elkaar komen. De Shared Back-Gate zorgt voor beter transistorgecontrole en stabiliseert lees- en schrijfbewerkingen.
Daarnaast onderzoekt SK Hynix het dunner maken van de wafer (diece), zodat circuits stabiel functioneren in bundelhendeltechnologie, cruciaal voor de integratie van geheugenmatrices en perifere schakelingen via bondingtechnieken. Het dunner maken, correcte uitlijning, mechanische spanningen en thermisch beheer worden steeds belangrijker naarmate de capaciteit van de volgende generatie DRAM toeneemt.
In 2025 presenteerde SK Hynix een lange-termijn roadmap waarin de 4F² VG-structuur wordt gepositioneerd als een tussenstap richting geïntegreerdere, energiezuinigere en snellere DRAM, maar met een meer geleidelijke verschuiving dan Samsung. Het streven is om eerst op elektrische controle en celreductie te focussen, voordat meer agressieve 3D-structuren worden ingezet.
Waarom deze veranderingen belangrijk zijn voor AI en HBM
De strijd om verbeteringen in DRAM is geen abstracte technologische exercitie. De vraag naar geheugen groeit snel door de toenemende behoefte aan AI-servers, accelerators, High Bandwidth Memory (HBM), high-performance CPU’s en steeds verfijndere mobiele apparaten. HBM, dat meerdere DRAM-chips opstapelt en via brede bandbreedte verbindt, is essentieel voor AI-toepassingen. Maar verdere vooruitgang hangt sterk af van de evolutie van de basiscellen in DRAM.
Als traditionele DRAM niet snel genoeg schaalt in dichtheid en efficiëntie, wordt het verhogen van capaciteit onkosten- en technologische uitdagingen. Dit beïnvloedt modules zoals DDR, LPDDR, GDDR en HBM, die allemaal verschillende prioriteiten hebben. In AI-servers, waar geheugen, bandbreedte, energieverbruik en ruimte under high pressure staan, vormen praktische verbeteringen op het gebied van dichtheid en efficiëntie grote strategische voordelen.
De generatie 1c wordt gezien als de laatste fase van de conventionele structuur; vanaf 1d en later moet het geheugendesign ingrijpend veranderen. Het verkleinen van lijnen is niet langer voldoende; fabrikanten moeten de celgeometrie aanpassen, circuitarchitectuur verschuiven, bondingtechnologieën toepassen, materialen verbeteren en lekstromen en interferenties beter beheersen. Daarom presenteren Samsung en SK Hynix ideeën die enkele jaren geleden nog vooral in onderzoekslaboratoria zouden passen, maar nu al op de technologische roadmap voorkomen.
De winnaar zal niet noodzakelijk zijn die het eerst een opvallende nieuwe structuur presenteert, maar wel degene die deze op grote schaal betrouwbaar kan produceren, met goede prestaties, beheersbare kosten en compatibiliteit met klantbehoeften. In geheugentechnologie kost het vaak jaren voordat innovatieve ideeën daadwerkelijk winstgevend worden. De industrie zit vol veelbelovende technieken die de economische barrières voor massaproductie niet hebben overwonnen.
De grote verandering nu is dat de markt onder meer druk staat door AI, waarin HBM-geheugen een grote rol speelt, dat datacentercapaciteit toeneemt, en dat fabrikanten elk voordeel zoeken om marges en supply te verbeteren. Als Samsung erin slaagt om verticale 16-laagse DRAM op grote schaal te fabriceren, opent dat een radicale nieuwe mogelijkheid. Lukt het SK Hynix om de 4F² VG-technologie met voldoende stabiliteit productieklaar te maken, dan krijgt men een meer beheersbare en concurrerende overstap.
De toekomst van DRAM wordt niet alleen bepaald door nanometers, maar ook door architectuur, verticale integratie, wafer bonding, lekcontrole en het vermogen om miljoenen chips met minimale variatie te produceren. Geheugen, dat jarenlang bijna ongemerkt evolueerde, staat opnieuw centraal in geavanceerde computing.
Veelgestelde vragen
Wat is DRAM 1d?
DRAM 1d is een geavanceerde generatie binnen de 10 nm-klasse. Het markeert een punt waarop de traditionele schaalbaarheid van cellen ingrijpender wijzigingen vereist.
Wat stelt Samsung voor met VS-DRAM?
Samsung ontwikkelt een vertical gestapelde DRAM in 16 lagen, met Gate-All-Around transistors en horizontale condensatoren, om dichtheid te vergroten zonder alleen op het verkleinen van lijnen in het vlak te vertrouwen.
Wat is SK Hynix’ 4F² Vertical Gate?
Het is een architectuur die de celgrootte verkleint door gebruik te maken van een verticale poortstructuur. SK Hynix integreert dit met Bit-Line Shielding en Back Gate voor verbeterde elektrische stabiliteit.
Waarom zijn deze innovaties belangrijk voor AI?
Omdat AI-systemen meer geheugen, hogere bandbreedtes en betere energie-efficiëntie nodig hebben. Wanneer de basisgeheugencellen niet meer efficiënt schaalbaar zijn, worden geavanceerdere modules en memory-architecturen onmisbaar.